Try English version of Quizful



Раздаем бесплатные Q! подробности в группе Quizful.Alpha-test
Топ контрибуторов
loading
loading
Знаете ли Вы, что

Вы можете подписаться на RSS ленту новых тестов сервиса Quizful, в том числе и отдельно по каждой категории

Лента обновлений
ссылка Dec 13 19:03
Комментарий от zrred:
list(range(3))[2]
Traceback (most recent call last):
Fil...
ссылка Dec 13 12:05
Комментарий от NinaMandarin:
Мені сподобався тест по CSS, що згадав, а що і взна...
ссылка Dec 13 09:14
Комментарий от toNtr:
Я думаю, смыст вопроса в том, что если нужно определить св...
ссылка Dec 12 21:09
Комментарий от nak13:
эммм... т.к. прототипа func нет и объявлена она после ma...
ссылка Dec 12 20:44
Комментарий от sherdi:
Хороший тест
Статистика

Тестов: 153, вопросов: 8597. Пройдено: 421956 / 2061294.

Тест знаний Verilog

Вам необходимо зарегистрироваться и войти в систему для прохождения тестов.
head tail Информация о тесте
категория
Ассемблер
пройден52 из 146
вопросов в тесте20 из 25
требуется0.0 Q
сертификационныйнет
в рейтинге да
время20 минут
авторMaxim_Parygin
head tail Модераторы
 Maxim_Parygin  

Введение в тест по Virelog

Тест по Verilog включает в себя проверку базовых знаний языка описания и моделирования аппаратуры.

Verilog является одним из трех, наряду с VHDL и SystemVerilog, распространенных яызков описания аппаратуры. Благодаря своей возможности синтезировать RTL Verilog используется при проектировании СБИС, БМК, ПЛИС.

Целевая аудитория и предварительный требования

Так как Verilog имеет много общего с языком С, то его знание упростит прохождение теста. Но необходимо иметь общие представления о структуре конструкций языков описания и моделирования аппаратуры. В основном, их отличия от универсальных языков программирования.

Тест Verilog будет полезен:

  • Студентам, изучающим проектирование аппаратуры
  • Профессионалам, использующим его постоянно
  • Новичкам, пытающимся постичь основы проектирвоания аппаратуры

В любом случае рекомендуем пройти данный тест.

Структура теста по Virelog

Вопросы теста Verilog включают в себя проверку общих знаний о самом языке, его парадигме, синтаксисе и особенностях применения. А также некоторые приемы проектирования и моделирования. После сдачи теста Вы будете иметь общее представление о этом направлении технологии.

Дальнейшее развитие теста по Virelog

В будущем команда Quizful планирует расширять данный тест вопросами ради повышения его качества и создать новые тесты по направлениям VHDL и SystemVerilog.


Важно: Ниже обсуждается только тест в целом: покрытие тематик, типы вопросов, пути улучшения теста и так далее.

Замечания, касающиеся отдельных вопросов теста, просьба оставлять в соответствующих топиках,
которые доступны на странице результатов прохождения теста возле каждого вопроса.