Топ контрибуторов
loading
loading
Знаете ли Вы, что

После прохождения теста можно комментировать вопросы теста, а Ваши комментарии увидят модераторы теста и пользователи, которым когда-либо эти вопросы попадались.

Лента обновлений
ссылка Feb 22 17:21
Комментарий от raja_kajiev:
Плохой вопрос! Т.к. если думать, что второй .where()...
ссылка Feb 22 12:22
Комментарий от jackd2pkt:
Задания в основном достаточно странные, много таких, к...
ссылка Feb 21 09:17
Комментарий от subbotenko:
Вообще и без SRC и без RES проект прекрасно скомпилир...
ссылка Feb 21 08:29
Комментарий от Partyhard:
row это строка, а значит объединени будет происходить ...
ссылка Feb 20 19:30
Комментарий от anik666:
Эмм $a=($b-$a)+($b=$a); и всё)
Статистика

Тестов: 153, вопросов: 8597. Пройдено: 427897 / 2095205.

Тест знаний Verilog

Вам необходимо зарегистрироваться и войти в систему для прохождения тестов.
head tail Информация о тесте
категория
Ассемблер
пройден53 из 151
вопросов в тесте20 из 25
требуется0.0 Q
сертификационныйнет
в рейтинге да
время20 минут
авторMaxim_Parygin
head tail Модераторы
 Maxim_Parygin  

Введение в тест по Virelog

Тест по Verilog включает в себя проверку базовых знаний языка описания и моделирования аппаратуры.

Verilog является одним из трех, наряду с VHDL и SystemVerilog, распространенных яызков описания аппаратуры. Благодаря своей возможности синтезировать RTL Verilog используется при проектировании СБИС, БМК, ПЛИС.

Целевая аудитория и предварительный требования

Так как Verilog имеет много общего с языком С, то его знание упростит прохождение теста. Но необходимо иметь общие представления о структуре конструкций языков описания и моделирования аппаратуры. В основном, их отличия от универсальных языков программирования.

Тест Verilog будет полезен:

  • Студентам, изучающим проектирование аппаратуры
  • Профессионалам, использующим его постоянно
  • Новичкам, пытающимся постичь основы проектирвоания аппаратуры

В любом случае рекомендуем пройти данный тест.

Структура теста по Virelog

Вопросы теста Verilog включают в себя проверку общих знаний о самом языке, его парадигме, синтаксисе и особенностях применения. А также некоторые приемы проектирования и моделирования. После сдачи теста Вы будете иметь общее представление о этом направлении технологии.

Дальнейшее развитие теста по Virelog

В будущем команда Quizful планирует расширять данный тест вопросами ради повышения его качества и создать новые тесты по направлениям VHDL и SystemVerilog.


Важно: Ниже обсуждается только тест в целом: покрытие тематик, типы вопросов, пути улучшения теста и так далее.

Замечания, касающиеся отдельных вопросов теста, просьба оставлять в соответствующих топиках,
которые доступны на странице результатов прохождения теста возле каждого вопроса.